5G Advanced、eFPGA和FPGA加速
未来,FPGA和eFPGA技术可用于5G设计的各个领域。正如前面所讨论的,在可编程性和计算效率之间总是存在着利弊权衡。虽然CPU提供了终极的可编程性,但基于图形处理器(GPU)、FPGA和专用集成电路(ASIC)的硬件解决方案总是提供更低功耗这一优势,但灵活性却大大降低。
从历史上看,FPGA已被广泛用于前几代的蜂窝网络的设计中。在3G和4G设计中,系统的重要部分是围绕独立FPGA设计的。这些FPGA用于加速空中接口的某些功能,它们与基带单元上用于空中接口处理的DSP紧密结合。FPGA还用于CPRI连接的传输和安全接口、机箱接口和回传以及安全接口。
在ASIC中集成FPGA功能可使5G设计所面临的一些挑战得以解决。与独立FPGA相比,在SoC中集成eFPGA功能可以提供一种更低成本的解决方案,因为设计人员能够只选择嵌入所需的资源,同时减少了电路板面积、增加了封装和I/O。在与CPU和DSP资源紧密耦合的SoC上进行集成,可提供更高的带宽、更低的延迟和更低的功耗,同时还能随着规格的变化对已部署的设备进行实时现场升级,从而提高灵活性。
图7:5G Advanced:用于异构计算加速的eFPGA IP和FPGA
在上图中,红色方框说明了如何使用Achronix eFPGA和FPGA技术将灵活性集成到全新的RU、DU和CU设计中,其实现方式既可以是一个独立的器件、单片SoC,也可以在chiplet设计中作为其中一颗晶粒被封装在多芯合封模块中。
对于CU和核心RAN应用,可以使用一个或多个FPGA来支持非常高的数据速率和计算密度,以帮助服务器卸载各种面向特定的网络和无线电的工作负载。
Achronix正在与该领域内的许多伙伴进行合作,他们正在开发有针对性的解决方案。Napatech和Accolade等公司正在开发面向智能网卡(SmartNIC)的FPGA半导体知识产权(IP)。这些SmartNIC可用于多种不同的5G需求,包括用于基于vRAN部署的DU。由此产生的设计包括用于网络、PDCP、安全(空中接口和回传)、OVS和L1卸载的技术。未来,这些解决方案很可能还将用于多接入边缘计算的机器学习推理,特别是无线电应用。
上图中的红色单元代表了RU和DU中的eFPGA功能,以及如何将一个或多块嵌入式FPGA(eFPGA)逻辑块与CPU、DSP和存储子系统一起集成到SoC设计中。
在SoC上集成eFPGA
eFPGA是集成到定制SoC或ASIC中的内核。该IP可以通过购买授权获得并使用,这类似于半导体设计中使用的其他IP。与独立FPGA的设计过程不同,eFPGA设计人员可以根据其客户应用的需要,选择确切数量的逻辑、DSP和存储资源。在进入大批量生产时,eFPGA还可通过取代独立的FPGA来降低系统成本、功耗和电路板面积。
Speedcore™ eFPGA IP架构包含了许多架构性增强功能,可显著提高性能、降低功耗并缩小芯片面积。在选择Speedcore eFPGA时,设计人员可以选择架构性单元的最佳组合,包括:
●逻辑 – 6输入查找表(LUT)及集成广泛的MUX功能和快速加法器
●逻辑RAM – 对于LRAM2k,每个存储块容量为2 kb;对于LRAM4k,每个存储块容量为4 kb
●块RAM – 对于BRAM72k,每个存储块容量为72 kb;对于BRAM20k,每个存储块容量为20 kb
●DSP64 – 每个单元块上带有18 × 27乘法器、64位累加器和27位预加器
●机器学习处理器(MLP) – 每单元块上有32个乘法器/累加器(MAC),支持整数和浮点格式
在基于SoC的设计中集成eFPGA功能是一种理想的方式,可以提供一个灵活的、可扩展的平台,以最大限度地提高RAN设计性能,同时仍能满足这些新设计严格的功耗目标。集成eFPGA技术可以在提供独立FPGA所具有的优势之外,还可以提供一些额外的优势:
●与CPU或GPU方案相比,在相同的计算能力下,这些基于eFPGA的设计的功耗更低,并可灵活地增加和更改功能。
●eFPGA的可重新配置特性提供了灵活性,以满足不断演进发展的标准,并可对已部署在现场的设备进行更新
●一个低延迟、高能效、高度灵活的eFPGA IP块可以在多个SoC设计中重复使用
将FPGA功能与CPU、DSP和存储子系统紧密耦合也带来了优势。独立的FPGA芯片是通过它自己及其他芯片上集成的高速SerDesS/PHY与它们相连,它们都需要消耗电能。将eFPGA集成到SoC中,就可以消除设计中两侧芯片对SerDes接口的需求,并且只需要部署您实际需求所需的功能,因而在芯片面积上也当然有所节省。
设计人员可以选择集成单个或多个eFPGA实例,它们可以被集成在一颗SoC中的任何地方,其大小可以从几千个LUT扩展到几十万个LUT。这些eFPGA实例可以与CPU子系统紧密耦合,以高效地利用共享缓存和存储子系统来执行高性能、低延迟的任务。例如,Arm提供的可CHI-E总线作为其架构的一部分,支持一致的网状互连,从而支持一些应用程序将CPU上的高负载卸载到eFPGA单元块中进行专项处理。
图8:使用eFPGA来满足ASIC/SoC中的5G Advanced功能:RU、DU(和CU)实现
Speedcore eFPGA技术已经过量产验证。我们的客户已经为这些类型的应用提供了超过1000万个搭载该IP的器件,它们已被用于各种功能,包括支持eCPRI连接、后传和安全接口、用于数字预失真适应的无线电数字前端(DFE)算法功能卸载、波束形成卸载以及带有Split L1(I/FFT、RACH、LDPC等)的基带重新分隔。
eFPGA作为5G NR功能的加速器
Achronix的目标是使用Speedster®独立FPGA芯片和Speedcore eFPGA IP技术来满足5G-A和6G的需求。Achronix与合作伙伴一道致力于开发各种解决方案,以应对影响5G发展所面临的当前和长期趋势。Achronix的技术可以提供的一些优势包括:
●用于加速各种5G工作负载的高性能架构——Achronix为每种功耗/面积预算提供高性能的解决方案,并支持FPGA和eFPGA技术以卓越的能效加速工作负载。
●多样化的解决方案和生态系统——Achronix支持设计人员可以自由地紧密耦合定制加速器,并为基于eFPGA和FPGA的环境提供补充操作。Achronix生态系统包括了广泛的合作伙伴,共同推动包括eCPRI、无线电卸载和芯片到芯片(C2C)互连等5G功能创新。
●可从云扩展到无线电接口——Achronix解决方案提供了为服务器卸载工作负载所需的性能,包括适用于5G应用的FPGA SmartNIC设计,以及通过eFPGA扩展性能来满足RAN中的吞吐量和功耗需求。此外,该架构可在其间的所有的点上进行扩展。
本文重点介绍了5G演进发展过程中面临的主要挑战:
●数据处理——为实现更高的频谱效率并满足端到端的延迟要求,5G RAN需要在数据处理中执行更复杂的算法。在考虑这些算法的需求时,重要的是要在硬件和软件任务之间找到适当的平衡,以便系统达到其性能、功耗和成本的目标。对于从CPU子系统中卸载工作负载,eFPGA是一种理想的选择。
●部署场景——一种给定的RAN所支持的特定应用场景对整个系统有很大的影响,因为每个应用场景(mMTC、eMBB、URLLC)都有其独有的特点。一种方案可能不适用于所有场景。决定如何在不同的设备之间划分网络功能以支持给定的应用场景集可能会影响RAN设计。
●无线电和频谱——5G使用更多的频谱,设备在低频段(低于1 GHz)、中频段(1 GHz至2.6 GHz或3.5 GHz至8 GHz)和高频段(24 GHz至40 GHz)运行。每个频段对边缘性能、容量、速度和延迟都有自己的一组要求。随着新的频谱资产可用,这些不同的要求需要由RAN系统来满足。
●供应链和生态系统——5G正在以多种方式颠覆供应链。一些计划旨在减少对供应商的依赖,同时专有和开放软件平台的可用性也在日益增加。基础设施的支持等级也因地区而异。原始设备制造商(OEM)可能需要重新评估和修正他们的生态系统合作伙伴关系。
●新兴标准——对5G标准演进的投资规模是巨大的,以支持新的应用场景和附加功能。特别是Rel-17和Rel-18将支持许多新的应用场景。除了3GPP,还有一些独立的行业组织,如电信基础设施项目(TIP)和Open RAN联盟(O-RAN),他们正在致力于5G运营和部署方面的工作。越来越多的人倾向于将O-RAN联盟作为推动接口规范发展的关键行业组织。
总结
无线接入网和5G网络分层结构将发生变化。将设备形态从今天的基带和无线电功能分散到单独的盒子中,将要求功能可能位于网络的多个不同部分,以支持不同的可选split项。未来,移动网络运营商将需要使用切分技术动态地划分网络功能。随着整个网络功能的虚拟化,使用运行在商用标准化(COTS)服务器上的容器化和虚拟化功能将变得非常普遍。然而,5G的成功取决于实现灵活的、可扩展的平台,其功耗、吞吐量和延迟是支持L1和天线中大规模MIMO的关键,尤其是在RAN中。在网络分层结构中,边缘计算等新功能将需要把机器学习功能推向更靠近无线电接口的位置。带有CPU和DSP功能的可扩展、异构SoC架构,加上其可将工作负载卸载到FPGA和基于ASIC、SoC、ASSP的eFPGA上的加速能力,将因为可满足近期和中期的5G规范变化而被广泛采用。
总之,eFPGA IP是应对这些新设计挑战的关键要素,这是因为它具有可扩展功能,用以满足3GPP R17和R18即5G Advanced和6G中的新规范,以及实现一些尚未可知的功能。
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